技術

用淺白的話談晶片設計。

本網站使用的術語，從 ASIC 到良率，每個都用一兩句話說明。

術語

ASIC: 專用積體電路，即為某一產品或任務、而非一般用途所設計的晶片。
無晶圓廠（Fabless）: 自行設計晶片、委由晶圓代工廠製造的晶片公司。
晶圓代工廠（Foundry）: 為他人設計的晶片提供製造服務的公司。
製程節點: 晶圓代工廠製造技術的一個世代。節點以奈米命名，但這個名稱已不再對應晶片上任何單一特徵的尺寸。
FinFET: 一種通道為垂直薄鰭、由閘極從三面包覆的電晶體。它的漏電比早期的平面電晶體更少。
設計套件（PDK）: 晶圓代工廠的製程設計套件，也就是設計晶片所依據的規則、元件模型與元件庫。
RTL: 暫存器傳輸層級，以 Verilog 等硬體描述語言描述晶片的邏輯。
驗證: 透過模擬與正規方法，證明 RTL 的行為符合規格。
合成: 將 RTL 轉換為由標準元件組成的網表。
網表: 設計中所有元件及其彼此連接關係的清單。
標準元件: 如邏輯閘或正反器等預先設計好的小型電路，合成後的設計即由它們構成。
K 庫: 標準元件庫特性化（Standard Cell Library Characterization）的業界簡稱：在多個製程、電壓與溫度條件下模擬元件，萃取時序、功耗與雜訊模型。
Re-K: 重新特性化（Re-characterization）：依新的電壓、角落或模型，重新萃取晶圓代工廠元件庫的模型。
全客製化設計: 在電晶體級設計電路與佈局，用於決定晶片指標的區塊。
手工網表: 把 RTL 對應到客製化元件得到的閘級網表，不仰賴合成工具的通用對應。
手工 PR: 手工佈局繞線（Manual Place and Route）：由工程師決定關鍵區塊的元件位置與繞線。
客製化時脈樹: 依管線或規則陣列的結構設計的時脈分布，不仰賴工具的時脈樹合成。
可測試性設計（DFT）: 加入晶片中的結構，讓每顆製造出來的晶片都能接受測試。
ATPG: 自動測試圖樣產生，即產生生產測試所用測試圖樣的軟體。
BIST: 內建自我測試，讓某個區塊（通常是記憶體）能夠自我測試的電路。
實體設計: 經由平面規劃、擺置、時脈樹與繞線，將網表轉換為佈局。
簽核: 設計交付前，對時序、功耗與實體規則所做的最終檢查。
GDSII: 完成的佈局交付晶圓代工廠時所用的檔案格式。
設計定案（Tape-out）: 將完成的設計交付晶圓代工廠進行製造。
多專案晶圓（MPW）: 多個設計共用一套光罩及其費用的共乘投片。
光罩組: 在晶圓上為設計各層定義圖形的整組光罩。全套光罩專為單一設計製作。
晶圓針測: 在晶圓切割前測試其上的每顆晶粒，也稱為 CP（chip probing）。
成品測試: 依規格測試封裝後的晶片（FT）。
良率: 製造出的晶粒或晶片中，通過測試者所占的比例。
NPU: 神經網路處理器，用於神經網路運算的加速器。
SRAM: 靜態隨機存取記憶體，內建於晶片本身的高速記憶體。
HBM: 高頻寬記憶體，與處理器並排置於同一封裝內的堆疊式 DRAM。
小晶片（Chiplet）: 整合在同一封裝中、協同運作如同一顆晶片的多個晶粒之一。
中介層（Interposer）: 在封裝內連接小晶片與記憶體的矽或有機材料層。